Avec le processeur Xeon 6P « Granite Rapids », qu’il commence à livrer aux fabricants de serveurs après en avoir parlé pendant des mois, Intel entend arrêter de perdre des parts de marché dans le data center au profit de son concurrent AMD. Son principal argument est de fournir également un très grand nombre de cœurs et beaucoup de mémoire cache, ce qui permet de réduire la quantité de serveurs dans un data center et donc ses coûts énergétiques.
Selon les analystes, l’avantage des précédents Xeon par rapport aux AMD Epyc était que les puces Intel étaient livrées en plus grande quantité. Comprenez avec moins de temps d’arrêt que le processeur concurrent, qui bataille systématiquement contre Apple et Nvidia pour se faire une place sur les lignes d’usine de TSMC, leur constructeur commun.
L’intérêt de ce nouveau Xeon serait un retour au design innovant. Pêle-mêle, on note une architecture « chiplet », des gravures très fines et des interconnexions plus rapides qu’ailleurs entre les circuits, pour des configurations qui devraient être plus polyvalentes. Bref, avec cette sixième génération, le Xeon ne serait plus un choix par défaut.
Concernant les performances générales des modèles 6900P, Intel communique des chiffres : avec deux fois plus de cœurs que le Xeon 5 haut de gamme, le Xeon 6P serait deux fois plus performant sur toutes les applications et jusqu’à trois fois plus performant sur les algorithmes d’IA générative (Intel prend comme exemple les algorithmes d’inférence sur le LLM Llama2-7B).
Les unités d’accélération mathématique AMX et AVX-512 intégrées dans chaque cœur augmenteraient l’indexation des données dans une base vectorielle de 2,71 fois et leur recherche de 7,34 fois par rapport au code exécuté par le jeu d’instructions de base x86. Cependant, utiliser les bibliothèques SVS dans le code des applications d’IA générative.
Une première série de modèles très haut de gamme
Détaillé depuis au moins un an, au risque de mettre à mal la promotion du Xeon 5, lancé en début d’année, le Xeon 6 se décline en deux familles. La version « Sierra Forest » est livrée depuis cet été aux hyperscalers pour faire tourner des applications web natives dans des conteneurs. Il est composé de 144 cœurs « E-Core » très économes en énergie. Il leur manque les circuits AVX-512 et AMX accélérant les fonctions mathématiques les plus complexes et la capacité d’exécuter deux flux d’instructions simultanément. On sait désormais que cette première série de Xeon 6700E sera bientôt complétée par une série de Xeon 6900E qui proposera la quantité record de 288 cœurs.
La deuxième famille, celle qu’Intel lance aujourd’hui pour équiper les serveurs d’entreprise, est composée de 128 cœurs « P-Core » hautes performances. Ils disposent de toutes les options, notamment celles qui accélèrent le traitement de l’IA générative. La version lancée ces jours-ci porte le numéro 6900P, car, comme le 6900E, elle devrait consommer 500W par puce. Intel devrait lancer une version 6700P en 2025 avec 96 « P-Cores » qui consommeront, comme l’actuel Xeon 6700E, 350W par puce.
Le modèle 6900P se compose de trois circuits contenant chacun 48 cœurs. Le modèle 6700P ne disposera que de deux de ces circuits. Intel évoque l’arrivée prochaine d’une version ne contenant qu’un seul circuit à 48 cœurs (sans doute numéroté 6500P) et même une version à circuit raccourci avec seulement 16 cœurs (6300P ?). Les variantes de ces conceptions sont respectivement appelées UCC (Ultra Core Count), XCC, HCC et LCC (Low Core Count). La plus petite version ne consommerait que 150 W par puce.
Attention, le nombre de cœurs indiqué correspond à la quantité de cœurs effectivement gravés, mais, comme c’est l’usage dans les semi-conducteurs, pas forcément au nombre de cœurs fonctionnels. Comme AMD, Intel décline les circuits qui ne passent pas tous les tests vers des versions comportant moins de cœurs fonctionnels, moins chères, mais pas forcément moins énergivores. En effet, le fondateur a pris la décision de compenser la réduction du nombre de cœurs par une augmentation de leur fréquence.
Intel prévoit donc les variantes suivantes :
- 6980P : 128 cœurs fonctionnels exécutant 256 threads, cadencés entre 2 et 3,2 GHz,
- 6979P : 120 cœurs fonctionnels exécutant 240 threads, cadencés entre 2,1 et 3,2 GHz,
- 6972P : 96 cœurs fonctionnels exécutant 192 threads, cadencés entre 2,4 et 3,5 GHz,
- 6960P : 72 cœurs fonctionnels exécutant 144 threads, cadencés entre 2,7 et 3,8 GHz
- Et 6952P : également 96 cœurs fonctionnels exécutant 192 threads, mais underclockés entre 2,1 et 3,2 GHz pour ne consommer que 400W, soit 100W de moins que les autres.
Les prix annoncés sont très haut de gamme : de 8 000 $ pour le 6960P à près de 25 000 $ pour le 6980P. Les modèles haut de gamme de la génération précédente, celui du Xeon 5, oscillent entre 6000 dollars pour les threads à 1,9 GHz).
A noter qu’Intel n’annonce pas un maximum de 96 cœurs fonctionnels sur la future version 6700P, mais seulement 86. On ne sait pas pourquoi. Sur la version précédente, Intel avait également annoncé que le Xeon 5 disposerait d’un maximum de 56 cœurs fonctionnels, avant de changer d’avis un peu plus tard en présentant discrètement une version avec l’ensemble des 64 cœurs fonctionnels. Gageons que l’entreprise de fonderie doit être attentive à la réussite de ses procédés industriels encore en cours.
Mieux que l’Epyc 9004, sauf sur la consommation
L’une des grosses nouveautés du Xeon 6 est en effet que les circuits contenant les cores sont gravés par la toute nouvelle chaîne industrielle « Intel 3 » du fondeur avec une finesse, nous dit-on, de 5 nanomètres. Elle serait aussi performante en termes de résistance électrique (c’est-à-dire de dissipation thermique et de consommation d’énergie) que la gravure en 3 nm dont bénéficiera AMD pour sa prochaine génération « turinoise » de processeurs Epyc (sans doute dévoilée la semaine prochaine).
En effet, par rapport à la génération précédente de Xeon, le nombre de cœurs gravés est doublé, tandis que la consommation énergétique n’est multipliée que par 1,4.
Cela dit, si l’on compare avec les processeurs haut de gamme Epyc 9004 actuels d’AMD, de 64 à 96 cœurs, leur consommation s’échelonne de 280 à 400W. C’est mieux. AMD propose également depuis cette année deux Epyc 9004 dotés de 128 cœurs et dont la consommation culmine à 360W. Cependant, ces processeurs disposent de moins de cache (256 Mo contre 1 152 Mo pour celui à 96 cœurs) et l’un d’entre eux n’exécute qu’un seul thread par cœur, l’équivalent d’un modèle à 64 cœurs.
Dans le Xeon 6, les circuits contenant les cœurs intègrent chacun quatre contrôleurs mémoire DDR5. Ceux-ci prennent en charge les nouveaux modules de mémoire MRDIMM développés par Micron, qui seraient 1,6 fois plus rapides que les modules DDR5 ordinaires. Il existe également une mémoire cache de 504 Mo. Les Xeon 5 haut de gamme à 64 cœurs ont culminé à 320 Mo de cache et ceux à 32 cœurs ont culminé à 160 Mo de cache.
Sur la puce, on retrouve également deux autres circuits, gravés avec une précision de 10 nm (chaîne « Intel 7 »), qui contiennent les contrôleurs de bus PCIe 5.0. Ceux-ci donnent accès à 136 voies PCIe sur les serveurs mono-socket, mais ce nombre tombe à 96 voies si le serveur contient deux, quatre ou huit sockets.
Pour mémoire, un GPU consomme seize liaisons PCIe 5.0 et un SSD NVMe en consomme actuellement deux, voire quatre s’il s’agit d’une nouvelle génération en NVMe 2.0. 64 voies PCIe peuvent être utilisées dans CXL 2.0, sorte de réseau ultra-rapide qui permet de placer des cartes d’extension, des SSD NVMe et même de la RAM de serveur sur une machine distante. Le Xeon 5 et l’AMD Epyc 9004 actuel ne prennent en charge que le protocole CXL 1.1 qui ne fonctionne bien qu’avec les SSD NVMe distants.
Aux côtés des contrôleurs PCIe se trouvent des accélérateurs censés rationaliser le décodage des données conditionnées dans un protocole. Cependant, Intel ne dit pas que ces accélérateurs peuvent remplacer les vrais DPU (qu’Intel appelle IPU) qui restent particulièrement utiles pour gérer les communications sur les réseaux RoCE (RDMA-over-Converged Ethernet). Ceux-ci sont de plus en plus nécessaires pour communiquer avec les baies de stockage à haut débit dans les applications d’IA.
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